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[ 和図書 ] SystemVerilogによるFPGA/ディジタル回路設計入門

小林 和淑／監修 -- オーム社 -- 2023.11 --

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所蔵館 所蔵場所 資料区分 請求記号 資料コード 所蔵状態 資料の利用
配架日 協力貸出 利用状況 返却予定日 資料取扱 予約数 付録注記 備考
中央 2F 一般図書 /549.7/5135/2023 7117418680 配架図 Digital BookShelf
2023/12/15 可能 利用可   0

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ISBN 4-274-23101-8
ISBN13桁 978-4-274-23101-8
タイトル SystemVerilogによるFPGA/ディジタル回路設計入門
タイトルカナ システム ヴェリログ ニ ヨル エフピージーエー ディジタル カイロ セッケイ ニュウモン
著者名 小林 和淑 ／監修, 小林 和淑 ／共著, 寺澤 真一 ／共著, 吉河 武文 ／共著, 塩見 準 ／共著, 門本 淳一郎 ／共著
著者名典拠番号

110003391120000 , 110003391120000 , 110008248930000 , 110007892820000 , 110008248940000 , 110008248950000

出版地 東京
出版者 オーム社
出版者カナ オームシャ
出版年 2023.11
ページ数 8, 183p
大きさ 24cm
価格 ¥3000
内容紹介 HDLは、高い抽象度でハードウェアの動作を記述することを目的に開発された。順序同期回路をSystemVerilogで記述し、LSIやFPGAに実装したい設計者向けに、設計事例をもとに解説する。
書誌・年譜・年表 文献:p179
一般件名 集積回路 , ハードウェア記述言語
一般件名カナ シュウセキ カイロ,ハードウェア キジュツ ゲンゴ
一般件名典拠番号

510919900000000 , 511860800000000

分類：都立NDC10版 549.7
資料情報1 『SystemVerilogによるFPGA/ディジタル回路設計入門』　小林 和淑／監修, 小林 和淑／共著 , 寺澤 真一／共著　オーム社　2023.11（所蔵館：中央　 請求記号：/549.7/5135/2023　 資料コード：7117418680）
URL https://catalog.library.metro.tokyo.lg.jp/winj/opac/switch-detail.do?lang=ja&bibid=1154270028

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